Search academic texts

Information × Registration Number 2123U011466, Article popup.category Опубліковано, Стаття Title VECTOR-LOGICAL FAULT SIMULATION popup.author Хаханов В. І.Чумаченко С. В.Литвинова Є. І.Хаханова І. В.Хаханова Г. В.Шкіль О. С.Рахліс Д. Ю.Хаханов І. В.Шевченко О. Ю.Hahanov V.Chumachenko S.Litvinova Y.Hahanova I.Khakhanova A.Shkil A.Rakhlis D.Hahanov І.Shevchenko O. popup.publication 29-06-2023 popup.source_user Журнал "Радіоелектроніка, інформатика, управління" (Національний університет "Запорізька політехніка") popup.source https://ric.zp.edu.ua/article/view/283414 popup.publisher National University "Zaporizhzhia Polytechnic" Description Актуальність. Основна ідея – створення векторно-логічного in-memory комп’ютингу (ВЛК), який використовує лише read-write транзакції на адресної пам’яті для моделювання несправностей, як адрес. Традиційна логіка відсутня. ВЛК вільний від команд процесора та АЛП для організації обчислень і тому орієнтований на імплементацію у кристали SoC і FPGA. Пропонується векторно-логічний метод синтезу дедуктивних матриць для транспортування вхідних несправностей, який має квадратичну обчислювальну складність. Мета. Розробка векторного дедуктивного методу моделювання несправностей на основі примітивних read-writeтранзакцій для аналізу логічних схем. Метод. Використовується вхідний тестовий набір та логічний вектор функціональності. Метод, що розробляється, є розвитком алгоритму синтезу дедуктивних векторів на основі таблиці істинності. Дедуктивна матриця призначена для синтезу та верифікації тестів за допомогою паралельного моделювання комбінацій несправностей, як адрес, на основі read-writeтранзакцій над бітами дедуктивних векторів, що знаходяться в пам’яті. Результати. Запропоновано векторний метод синтезу дедуктивних матриць для транспортування вхідних несправностей векторів на вихід елемента. Розроблено структури даних для паралельного моделювання несправностей цифрових схем на основі примітивної read-write-транзакції в матричній пам’яті, де поєднання несправностей є стовпцями-адресами. Запропоновано секвенсор із п’яти блоків, що складають векторно-логічний комп’ютинг, пов’язаний з дедуктивним моделюванням несправностей на основі read-write транзакцій. Виконано верифікацію моделей та методів на тестових прикладах. Висновки. Наукова новизна полягає у розробці наступних інноваційних рішень: 1) вперше запропоновано векторнологічний метод синтезу матриці дедуктивних векторів для паралельного моделювання комбінацій вхідних несправностей як адрес; 2) вперше запропоновано автомат векторно-дедуктивного моделювання несправностей, як адрес, на основі read-write транзакцій, орієнтований для імплементації в FPGA LUT, вбудований online симулятор SoC, як ядро для моделювання несправностей цифрових систем RTL-рівня; 3) демонстрація технологічних переваг векторно-логічного синтезу дедуктивних матриць виконана на численних прикладах традиційної та RTL-логіки, що підкреслює технологічність векторів у порівнянні з аналітичними дедуктивними формулами для побудови симуляторів; 4) матриця дедуктивних векторів, як сукупність вектор-стовпців булевих похідних використовується для побудови мінімальних тестів для логічних елементів; 5) рекурсивна формула синтезу матриці перестановки координат у логічному векторі активності дозволяє суттєво спростити отримання дедуктивної матриці для моделювання несправностей як адрес. Практичне значення полягає в тому, що in-memory simulator дозволить отримати швидкодію моделювання несправностей реальних цифрових блоків SoC на рівні сотень наносекунд. Наводяться оцінки складності відповідних алгоритмів. popup.nrat_date 2026-02-15 Close