Search academic texts

Information × Registration Number 2124U009209, Article popup.category Опубліковано, Стаття Title VECTOR-LOGIC FAULT SIMULATION popup.author Хаханов В. І.Чумаченко С. В.Литвинова Є. І.Хаханова Г. В.Хаханов І. В.Рожнова Т. Г.Обрізан В. І.Hahanov V. I.Chumachenko S. V.Lytvynova E. I.Khakhanova H. V.Hahanov I. V.Rozhnova T. G.Obrizan V. I. popup.publication 26-12-2024 popup.source_user Журнал "Радіоелектроніка, інформатика, управління" (Національний університет "Запорізька політехніка") popup.source https://ric.zp.edu.ua/article/view/316531 popup.publisher National University "Zaporizhzhia Polytechnic" Description Актуальність. Технологічні тренди Design&Test комп’ютингу для IT-індустрії та академічної науки завтрашнього дня визначаються такими напрямками: in-memory комп’ютинг, імерсійний комп’ютинг, AI-комп’ютинг, орієнтованими на енергозбереження та скорочення часу обчислень при наданні сервісів. Пропонується механізм моделювання несправностей, як адрес, на розумних структурах даних, які виключають алгоритм моделювання вхідних тестових наборів для отримання тестової карти для логічної функціональності. Запропонований механізм орієнтований на сервісне обслуговування SoC IPcores під керуванням стандарту IEEE 1500, що може бути сприйнято позитивно інженерами на EDA-ринку. Мета. Мета дослідження – економічні за часом та енерговитратами механізми моделювання несправностей, як адрес, за рахунок використання read-write транзакцій in-memory комп’ютингу для побудови карти тестування будь-якої функціональності на розумних структурах даних. Метод. Розумні структури даних представлені логічним вектором та його похідними у вигляді таблиць істинності та матриць. Карта тестування є матрицею, координати якої визначені комбінаціями всіх логічних несправностей, які перевіряються на двійкових наборах вичерпного тесту. Побудова карти тестування орієнтована на архітектуру in-memory комп’ютингу на основі read-write транзакцій, що робить механізм моделювання економічним до часу моделювання та енерговитрат завдяки відсутності центрального процесора. Логічний вектор як єдиний компонент вхідних даних не вимагає синтезу в технологічно дозволену структуру елементів. Синтез розумних структур даних на основі чотирьох матричних операцій створює карту тестування несправностей, як адрес, для будь-якої логіки. Результати. Вектори дедуктивної матриці ефективно використовуються для моделювання несправностей, як адрес, у цифрових структурах будь-якої конфігурації, включаючи розгалуження, що сходяться, і зворотні зв’язки. Отримана карта тестування використовується для знаходження мінімального тесту перевірки несправностей вхідних змінних. Запропонований механізм моделювання несправностей технологічно легко вписується в архітектуру in-memory комп’ютингу та використовує тільки read-write транзакції. Векторно-логічний механізм можна також використовувати для тестування графових структур, які описуються таблицею істинності або логічним вектором. Адреси таблиці істинності, що використовуються для моделювання несправностей, ефективно застосовуються для безпроцесорної обробки великих даних в архітектурі in-memory комп’ютингу. Висновки. Наукова новизна – пропонується механізм векторно-логічного in-memory комп’ютингу побудови карти тестування, що характеризується побудовою розумних структур даних, які обнулюють алгоритм моделювання несправностей. За простотою та передбачуваністю розмірів структур даних та відсутністю алгоритму моделювання тестових наборів запропонований механізм не має аналогів у design & test індустрії. Практична значимість визначається застосуванням механізму для тестування логічних функціональностей будь-якої складності на вирішення завдань верифікації. Перспективи дослідження – збільшення об’єкта діагностування до схеми, тобто побудова карти тестування схемної логічної структури. popup.nrat_date 2026-02-15 Close