Search academic texts

Information × Registration Number 2118U005291, Article popup.category Опубліковано, Стаття Title STUDY OF THE MULTI-INPUT LUT COMPLEXITY popup.author Тюрін С. Ф.Греков А. В.Tyurin S. F.Grekov A. V. popup.publication 29-05-2018 popup.source_user Журнал "Радіоелектроніка, інформатика, управління" (Національний університет "Запорізька політехніка") popup.source https://ric.zp.edu.ua/article/view/130868 popup.publisher National University "Zaporizhzhia Polytechnic" Description Актуальність. У програмованих логічних інтегральних схемах FPGA (field-programmable gate array) використовується реалізація генератора функцій LUT (Look Up Table), який налаштовується шляхом завантаження конфігураційної пам’яті на обчислення однієї логічної функції в досконалій диз’юнктивній нормальній формі (СДНФ). Розмірність LUT визначають технологічні обмеження Міда – Конвей на число послідовно з’єднаних МОП транзисторів. Стандартним числом входів LUT довгі роки було 3, 4, причому 4-LUT будується з двох 3-LUT з додатковим 1-LUT. Однак у багатьох проектах потрібно обчислювати функції великого числа аргументів. Для цього необхідний багаторозрядний LUT, який будується як декомпозиція 3-LUT, 4-LUT. Швидкодія обчислення логічних функцій визначається затримкою в матрицях зв’язків, тому така декомпозиція призводить до зниження швидкодії. В останні роки активно розвивається напрямок адаптивних логічних модулів (АЛМ), в яких користувачеві доступні різні варіанти логічних елементів на п’ять, шість і навіть на сім, вісім змінних, що призводить до підвищення швидкодії. Однак, детальний опис особливостей таких багаторозрядних LUT з урахуванням обмежень Міда-Конвей, оцінок складності і швидкодії в документації виробників відсутня. У той же час аналіз джерел дозволяє зробити висновок про подальше збільшення розрядності LUT і зближення можливостей FPGA і CPLD (complex programmable logic devices) в плані розрядності. Тому дослідження особливостей побудови багаторозрядних LUT є актуальними і авторами зроблена спроба аналізу реалізації такої перспективної багаторозрядної логіки. Мета роботи – оцінка складності і швидкодії при декомпозиції багаторозрядного LUT. Метод. Отримання виразів для оцінок складності і швидкодії декомпозиції багаторозрядного LUT на LUT меншої розрядності. Результати. Виконано порівняння складності та затримки в кількості транзисторів при декомпозиції багаторозрядного LUT в системі комп’ютерної математики Mathcad. Висновки. Проведені дослідження дозволили встановити особливості побудови багаторозрядних LUT і оцінювати різні варіанти декомпозиції при подальшому збільшенні розмірності LUT з подальшим вибором оптимального варіанта ALM. popup.nrat_date 2026-02-09 Close