Search academic texts

Information × Registration Number 0416U002082, Candidate dissertation Status к.т.н. Date 12-04-2016 popup.evolution o Title Research and development of high-efficient partially parallel LDPC-decoders based on FPGA Author Krainyk Yaroslav Mykhailovych, popup.head Musiyenko Maksym Pavlovych popup.opponent Опанасенко Володимир Миколайович popup.opponent Паулін Олег Миколайович Description Об'єкт - декодування інформації з використанням LDPC-кодів на основі матриць перевірки парності з довільним розташуванням значущих елементів за допомогою частково паралельних декодерів. Мета - підвищення ефективності побудови архітектур LDPC-декодерів для нерегулярних LDPC-кодів з довільним характером розташування значущих елементів та підвищення швидкодії таких декодерів. Методи - теорії цифрових автоматів для моделей та методів побудови частково паралельного LDPC-декодеру; теорії паралельних обчислень для організації обчислень у запропонованих моделях та методах; теорії передачі інформації для розроблених моделей та методів побудови систем; теорії прийняття рішень для визначення функціонального розподілу між пристроями у комплексній гетерогенній інформаційній системі. Отримали подальшого розвитку: моделі підвищення пропускної здатності декодеру. Удосконалено: метод побудови частково паралельного LDPC-декодеру з алгоритмом декодування мінімальної суми; метод організації реконфігуровного частково паралельного LDPC-декодеру; метод організації паралельних обчислень для частково паралельного LDPC-декодеру. Галузь використання - системи з завадостійким кодуванням. Registration Date 2016-04-12 popup.nrat_date 2020-04-03 Close