Пошук академічних текстів

Інформація × Реєстраційний номер 0416U002082, Кандидатська дисертація На здобуття к.т.н. Дата захисту 12-04-2016 Статус Запланована Назва роботи Дослідження та розроблення високоефективних частково паралельних LDPC-декодерів на базі FPGA Здобувач Крайник Ярослав Михайлович, Керівник Мусієнко Максим Павлович Опонент Опанасенко Володимир Миколайович Опонент Паулін Олег Миколайович Опис Об'єкт - декодування інформації з використанням LDPC-кодів на основі матриць перевірки парності з довільним розташуванням значущих елементів за допомогою частково паралельних декодерів. Мета - підвищення ефективності побудови архітектур LDPC-декодерів для нерегулярних LDPC-кодів з довільним характером розташування значущих елементів та підвищення швидкодії таких декодерів. Методи - теорії цифрових автоматів для моделей та методів побудови частково паралельного LDPC-декодеру; теорії паралельних обчислень для організації обчислень у запропонованих моделях та методах; теорії передачі інформації для розроблених моделей та методів побудови систем; теорії прийняття рішень для визначення функціонального розподілу між пристроями у комплексній гетерогенній інформаційній системі. Отримали подальшого розвитку: моделі підвищення пропускної здатності декодеру. Удосконалено: метод побудови частково паралельного LDPC-декодеру з алгоритмом декодування мінімальної суми; метод організації реконфігуровного частково паралельного LDPC-декодеру; метод організації паралельних обчислень для частково паралельного LDPC-декодеру. Галузь використання - системи з завадостійким кодуванням. Дата реєстрації 2016-04-12 Додано в НРАТ 2020-04-03 Закрити