Пошук академічних текстів

Інформація × Реєстраційний номер 0410U002324, Кандидатська дисертація На здобуття к.т.н. Дата захисту 14-04-2010 Статус Запланована Назва роботи Системні моделі проектування та верифікації вейвлет-перетворення стандарту JPEG2000 Здобувач Побіженко Ірина Олександрівна, Керівник Хаханов Володимир Іванович Опонент Краснобаєв Віктор Анатолійович, Опонент Хажмурадов Манап Ахмадович Опис Об'єкт дослідження - процес проектування та верифікації вейвлет-перетворень у стандарті JPEG2000 за допомогою мов опису апаратури високого рівня. Мета дослідження - розробка системних моделей проектування та верифікації вейвлет-перетворення стандарту JPEG2000 для зменшення часу проектування компонентів цифрової обробки сигналів і підвищення виходу придатної продукції. Апаратура для досліджень - персональний комп'ютер, мікросхема FPGA Xilinx VirtexE-2000. Теоретичні та практичні результати: розроблено модель автоматичного генерування синтезованого HDL-коду за допомогою аналізу ліфтингових схем; розроблено модель верифікації і діагностичного обслуговування програмного коду системних моделей цифрової обробки сигналів для вейвлет-перетворення стандарту JPEG2000 на основі механізму асерцій; удосконалено системну модель арифметичного блоку вейвлет-перетворення для кодера JPEG2000; запропоновано новий метод логічного аналізу рядків і стовпців таблиці несправностей для пошуку одиночних та кратних дефектів на основі ієрархічної структури таблиць дефектів; удосконалено модель процесу верифікації проекту цифрової обробки сигналів для DWT-перетворення; виконана імплементація модуля автоматичного генерування синтезованого HDL-коду за системною моделлю вейвлет-перетворення; розроблена модель арифметичного блоку вейвлет-перетворення для кодера JPEG2000 з раціональними і перевернутими раціональними коефіцієнтами імплементована в модуль цифрової системи на кристалі HES2000 (VirtexE-2000); програмно реалізовано модель процесу верифікації DSP SoC архітектури. Дата реєстрації 2010-04-14 Додано в НРАТ 2020-04-04 Закрити