Знайдено документів: 1
Інформація × Реєстраційний номер 0315U005013, 0114U005074 , Науково-дослідна робота Назва роботи 1. Розробка ядер контролеру шини PCI Express x8 Lane та контролеру доступу до пам'яті на базі САПР ПЛІС. Назва етапу роботи Розробка ядер контролеру шини PCI Express x8 Lane та контролеру доступу до пам'яті на базі САПР ПЛІС Керівник роботи Палагін Олександр Васильович, Дата реєстрації 26-01-2015 Організація виконавець Iнститут кібернетики ім. В. М. Глушкова НАНУ Опис етапу Розроблено на базі САПР ПЛІС експериментальні ядра контролеру шини PCI Express x8 Lane для зв'язку проблемно-орієнтованого процесора з комп'ютером та контролеру доступу до пам'яті , які забезпечують функціонування процесора для реалізації існуючих алгоритмів розв'язання задач управління орієнтацією МКА та простоту і мобільність їх реконфігурації. Опис продукції Створені на базі САПР ПЛІС експериментальні ядра контролеру шини PCI Express x8 Lane для зв'язку проблемно-орієнтованого процесора з комп'ютером та контролеру доступу до пам'яті забезпечують функціонування процесора для реалізації існуючих алгоритмів розв'язання задач управління орієнтацією МКА та простоту і мобільність їх реконфігурації. Автори роботи Лісовий Олександр Миколайович Опанасенко Володимир Миколайович Семотюк Мирослав Васильович Додано в НРАТ 2020-04-02 Закрити
НДДКР ОК
1. Розробка ядер контролеру шини PCI Express x8 Lane та контролеру доступу до пам'яті на базі САПР ПЛІС.
Керівник: Палагін Олександр Васильович. 1. Розробка ядер контролеру шини PCI Express x8 Lane та контролеру доступу до пам'яті на базі САПР ПЛІС.. (Етап: Розробка ядер контролеру шини PCI Express x8 Lane та контролеру доступу до пам'яті на базі САПР ПЛІС). Iнститут кібернетики ім. В. М. Глушкова НАНУ. № 0315U005013
Знайдено документів: 1

Оновлено: 2026-03-14


Роздрукувати цю сторінку