Реєстраційний номер
0826U005242, Дисертація доктора філософії
На здобуття
Доктор філософії
Дата захисту
13-09-2026
Статус
Наказ про видачу диплома
Назва роботи
Векторно-логічні моделі цифрових схем для симуляції та візуалізації
Здобувач
Демченко Олег Іванович,
Керівник Чумаченко Світлана Вікторівна
Опонент Бабаков Роман Маркович
Опонент Леонов Сергій Юрійович
Рецензент Невлюдов Ігор Шакирович
Рецензент Сорокін Антон Романович
Установа, організація, у вченій раді якої відбудеться/відбувся захист
Харківський національний університет радіоелектроніки
Опис
Демченко О.І. Векторно-логічні моделі цифрових схем для симуляції та візуалізації. – Кваліфікаційна наукова праця на правах рукопису.
Дисертація на здобуття ступеня доктора філософії за спеціальністю 123 Комп’ютерна інженерія – Харківський національний університет радіоелектроніки, Міністерство освіти і науки України, Харків, 2026.
Дисертація присвячена розв’язку науково-практичної задачі щодо економічних векторно-логічних обчислень, орієнтованих на безпроцесорну обробку у пам'яті (in-memory), що засновані на транзакціях читання-запису над розумними структурами даних, якими виступають логічні вектори, таблиці істинності та матриці.
Мета дослідження – зниження часових та енергетичних витрат fault/good-value as address simulation цифрових схем за рахунок надлишковості векторно-логічних моделей їх елементів.
Задачі дослідження:
1. Аналіз стану проблеми та актуальних технологій прогресивного корпусування інтегральних мікросхем, моделювання несправностей цифрових систем та їх компонентів.
2. Вдосконалення розумних структур даних векторної логіки, що зменшують обчислювальну складність алгоритмів fault/good-value as address simulation за рахунок експоненціальної надмірності моделей елементів логічних схем.
3. Розробка архітектури для моделювання схеми та рендерингу процесів синхронізації векторно-логічного modeling for fault/good-value as address simulation, що містить побудову моделі об'єкта у пам'яті комп'ютера та дозволяє візуально супроводжувати процес modeling for simulation цифрової схеми.
4. Розробка векторно-логічних механізмів modeling for fault/good-value as address simulation з лінійною алгоритмічною складністю.
5. Програмна реалізація розумних структур даних, алгоритмів та механізмів fault/good-value as address simulation, синхронний рендеринг всіх компонентів процесу симуляції на вікно монітору з метою візуального супроводжування процесу modeling for simulation цифрової схеми, їх верифікація на бібліотеці стендових схем ISCAS та імплементація до хмарного сервісу MOSI-HDL.
Наукова новизна дослідження представлена векторно-логічними моделями елементів цифрової схеми, механізмами good-value simulation test set as address та fault as address simulation цифрової схеми і fault as address simulation вхідного набору, використовуючи квадратичну матрицю симуляції.
Практичне значення полягає у швидкому розвитку економічно ефективних механізмів та технологій для моделювання та симуляції в пам'яті завдяки інтелектуальному рендерингу та ієрархічній синхронізації всіх процесів моделювання та симуляції проєкту. Вихід запропонованих механізмів моделювання на EDA-ринок передбачає використання стандарту IEEE 1500 SECT для перевірки функціональності та структури SoC на рівнях IP-ядра, гейту, RTL та системи цифрового опису проєкту.
Об'єкт дослідження – векторно-логічний in-memory комп'ютинг для вирішення задач моделювання цифрових систем.
Предмет дослідження – векторно-логічне моделювання несправностей, як адрес, для верифікації цифрових схем.
Наукова новизна результатів досліджень:
1. Удосконалено розумні структури даних, які орієнтовані на безпроцесорний векторно-логічний modeling for fault/good-value as address simulation за допомогою read-write транзакцій, що дозволило зменшити обчислювальну складність алгоритмів симуляції.
2. Вперше запропоновано векторно-логічну модель елементів цифрової схеми, що дозволяє здійснити good–value simulation вхідних тестових наборів та fault as address simulation як адрес бітів логічного та дедуктивного вектора на основі read–write транзакцій та знизити обчислювальну складність алгоритмів тестування логічних функціональностей до лінійної.
3. Вперше запропоновано архітектуру для моделювання схеми та рендерингу процесів синхронізації векторно-логичного modeling for fault/good-value as address simulation, що містить побудову моделі об'єкта у пам'яті комп'ютера та дозволяє проєктувальнику візуально супроводжувати процес modeling for simulation цифрової схеми (вручну будувати тести для покриття несправностей логічних схем).
4. Вперше запропоновано механізми векторно-логічного modeling for fault/good-value as address simulation, що відзначаються лінійною алгоритмічною складністю.
Дата реєстрації
2026-09-17
Додано/оновлено в НРАТ
2026-09-17 / 2026-09-26
