Пошук академічних текстів

Інформація × Реєстраційний номер 2120U001470, Матеріали видань та локальних репозитаріїв Категорія Стаття Назва роботи Optimization of n-MOS 6T Nanowire SRAM Bit Cell Based on Nanowires Ratio of SiNWTs Автор Дата публікації 01-01-2020 Постачальник інформації Сумський державний університет Першоджерело https://essuir.sumdu.edu.ua/handle/123456789/80512 Видання Sumy State University Опис У сучасних технологіях первинною структурою пам'яті, яка широко використовується у багатьох додатках цифрових схем, є 6T бітова комірка із статичною оперативною пам'яттю (SRAM). Основною причиною мінімізації бітової комірки пам'яті до нанорозмірів є забезпечення інтегральних мікросхем SRAM найбільш можливим обсягом пам'яті на одну мікросхему, а основною частиною 6T бітової комірки із SRAM є MOSFET. Однією з нових структур MOSFET, які долають звичайні проблеми структури MOSFET при мінімізації до нанорозмірів, є кремнієвий нанодротовий транзистор (SiNWT). Це дослідження є першим, що вивчає та оптимізує співвідношення нанодротів драйвера та навантаження (KD/KL) для шести n-канальної бітової комірки із SRAM на основі SiNWT. Засіб моделювання MuGFET був використаний для розрахунку вихідних характеристик кожного транзистора окремо, а потім ці характеристики були реалізовані в програмному забезпеченні MATLAB для отримання кінцевих статичних характеристик 6Т бітової комірки із SRAM. Обговорено оптимізацію співвідношення нанодротів драйвера та навантаження нанорозмірної бітової комірки із SRAM на основі SiNWT n типу. У роботі оптимізація співвідношення KD/KL буде сильно залежати від напруги перегину та високих і низьких допустимих рівнів шумів (NMs) характеристик. Покращення NMs характеристик було здійснено за рахунок збільшення струму стоку (Ids) драйверного транзистора. Крім того, оптимізація в принципі буде залежати від того, чи є NMs рівними та високими, а напруга перегину (Vinf) наближається до значень Vdd/2, наскільки це можливо. Ці принципи використовувались як обмежувальні фактори для оптимізації. Результати показують, що оптимізація сильно залежить від співвідношення нанодротів, а найкращим співвідношенням було виявлено KD/KL = 4. Збільшення KD/KL призводить до постійного збільшення NMH, прийнятного NML та низького процентного приросту споживання статичної енергії (ΔP %) при KD/KL = 4. In nowadays technology, the primary memory structure widely used in many digital circuit applications is a six transistor (6T) Static Random Access Memory (SRAM) bit cell. The main reason for minimizing memory bit cell to nanodimensions is to provide the SRAM integrated circuits (ICs) with the possible largest memory size per one chip, and the main unit in 6T SRAM bit cell is the MOSFET. One of the new MOSFET structures that overcome conventional MOSFET structure problems under minimization towards nanodimension is the silicon nanowire transistor (SiNWT). This study is the first to explore and optimize the nanowire ratio of driver to load (KD/KL) for a six n-channel SiNWT-based SRAM bit cell. The MuGFET simulation tool has been used to calculate the output characteristics of each transistor individually, and then these characteristics are implemented in the MATLAB software to produce the final static butterfly and current characteristics of nanowire 6T-SRAM bit cell. The demonstration of the driver to load transistors’ nanowires ratio optimizations of nanoscale n-type SiNWT-based SRAM bit cell has been discussed. In this research, the optimization of KD/KL will strongly depend on inflection voltage and high and low noise margins (NMs) of butterfly characteristics. The improvement of NMs of butterfly characteristics has been done by increasing the drain current (Ids) of the driver transistor. Also, the optimization in principle will depend on whether NMs are equal and high, and the inflection voltage (Vinf) is near to Vdd/2 values as possible. These principles have been used as limiting factors for optimization. The results show that the optimization strongly depends on the nanowire ratio, and the best ratio was KD/KL = 4. The increase in KD/KL leads to a continuous increase in NMH, acceptable NML and low percentage increment of static power consumption (ΔP %) at KD/KL = 4. Додано в НРАТ 2025-03-24 Закрити