Пошук академічних текстів

Інформація × Реєстраційний номер 2122U002231, Матеріали видань та локальних репозитаріїв Категорія Стаття Назва роботи An Analytical Model for the Depletion Region Width and Threshold Voltage of a Parallel Gated Junctionless Field Effect Transistor Автор Дата публікації 01-01-2022 Постачальник інформації Сумський державний університет Першоджерело https://essuir.sumdu.edu.ua/handle/123456789/89161 Видання Sumy State University Опис У роботі повідомляється про моделювання ширини збідненої зони та порогової напруги безперехідного польового транзистора з паралельним затвором. Ширина збідненої зони отримується розв’язуванням одновимірного рівняння Пуассона вздовж каналу пристрою в напрямку y. Також враховується центральний потенціал через область каналу пристрою. За допомогою моделі ширини збідненої зони та центрального потенціалу пристрою отримують порогову напругу пристрою. Були проведені дослідження для різних варіацій ширини збідненої зони залежно від напруги між затвором і джерелом, товщини оксиду затвора та різних діелектричних матеріалів затвора. Для напруги зміщення на затворі 0,6 В ширина збідненої зони складає 4 нм. Зміну порогової напруги отримують і аналізують, враховуючи різні напруги стоку, концентрації легування, температури та роботи виходу. Пристрій допускає порогову напругу 0,47 В при концентрації легування 1019 см – 3, температурі 300 К, роботі виходу 5,4 еВ і напрузі стоку 1 В. This paper reports on the modeling of the depletion region width and threshold voltage of a parallel gated junctionless field effect transistor. The depletion region width is obtained by resolving 1D Poisson equation along the channel of the device in the y-direction. The central potential through the channel region of the device is also considered. With the help of the depletion region width and device central potential model, the threshold voltage of the device is obtained. Exploration has been made for different variations of the depletion width depending on the gate to source voltage, gate oxide thickness, and different gate dielectric materials. For a 0.6 V gate bias, a 4 nm depletion width is achieved. The threshold voltage variation is obtained and analyzed by considering different drain voltages, doping concentrations, temperatures, and work functions. The device at 1019 cm – 3 doping concentration, 300 K temperature, and 5.4 eV work function with a drain voltage of 1 V allows a threshold voltage of 0.47 V. Додано в НРАТ 2025-03-24 Закрити