Пошук академічних текстів

Інформація × Реєстраційний номер 2122U006284, Матеріали видань та локальних репозитаріїв Категорія Препринт Назва роботи Optimizing RISC-V core for machine learning workloads Автор Kuchynskyy VolodymyrKuchynskyy Volodymyr Дата публікації 01-01-2022 Постачальник інформації Український католицький університет Першоджерело https://hdl.handle.net/20.500.14570/4393 Видання Опис Machine learning has become widely used in many different applications. Specifically, machine learning models on embedded edge systems have been gaining popularity. Due to the high resource requirements of machine learning workloads and highly-constrained embedded systems, the idea of using custom hardware accelerators has become viable. Open-source CPU architectures such as RISC-V could be used for such purposes. Additionally, Field-Programmable Gate Arrays (FPGAs) offer a useful platform for running and prototyping custom hardware. In this thesis, we review the current state of machine learning acceleration hardware, optimize a MobileNetV1 model and describe a design process for prototyping hardware acceleration using CFU playground framework. Додано в НРАТ 2025-11-05 Закрити