Реєстраційний номер
2122U006600, Матеріали видань та локальних репозитаріїв
Категорія
Бакалаврська робота
Назва роботи
Система обчислення функцій на ПЛІС в онлайн режимі
Автор
Вербовський Ілля Миколайович
Verbovskyi Illya Mykolaiovych
Дата публікації
01-06-2022
Постачальник інформації
Національний технічний університет України «Київський політехнічний інститут імені Ігоря Сікорського»
Першоджерело
https://ela.kpi.ua/handle/123456789/48704
Видання
Київ
Опис
Дана робота присвячена розробці пристрою для обчислення функцій у режимі онлайн, що реалізується на ПЛІС. Так як у даний момент індустрія ПЛІС активно розвивається, разом із тим зростає потреба їх застосування у різних галузях науки і техніки. Однак з розвитком обчислювальної здатності ПЛІС, кількість елементів взаємодії (елементів введення-виведення, піни) збільшується набагато повільніше, адже це напряму залежить від розміру схеми і також зростає можливість сповільнення роботи, або взагалі відмови системи, через надмірне споживання внутрішніх зв’язків.
Запропонований обчислювач використовує метод порозрядного введення операндів у надлишковій системі, суміщене з ним виконання операцій та таке ж порозрядне виведення результату. Це призводить до скорочення необхідного часу обробки, кількості пінів та з’являється можливість динамічно керувати точністю результатів.
Пристрій створений на основі рекурсивно-цифрового фільтру за допомогою мови опису апаратури VHDL та САПР Active-HDL. Синтез здійснювався з використанням САПР Quartus II на ПЛІС від компанії Altera: Cyclone III EP3C5E144A7.
This work is devoted to the development of a device for calculating functions in online mode, which is implemented on FPGA. As the FPGA industry is currently actively developing, the need for their application in various fields of science and technology is growing. However, with the development of FPGA computing power, the number of interaction elements (I / O elements, pins) increases much more slowly, as it directly depends on the size of the circuit and also increases the possibility of slowing down or system failure, due to excessive consumption of internal connections.
The proposed calculation system uses the method of bitwise input of operands in the redundant system, dependent operations overlapping and the same bitwise output of the result. This reduces the processing time; the number of pins and it is possible to dynamically control the accuracy of the results.
The device is based on a recursive digital filter using the VHDL description language and Active-HDL. The synthesis was performed using Quartus II on FPGA from Altera: Cyclone III EP3C5E144A7.
Додано/оновлено в НРАТ
2025-11-05
