Пошук академічних текстів

Інформація × Реєстраційний номер 2123U005215, Матеріали видань та локальних репозитаріїв Категорія Стаття Назва роботи Performance Analysis of Charge-plasma Based Doping less Nanowire Field Effect Transistor Автор Дата публікації 01-01-2023 Постачальник інформації Сумський державний університет Першоджерело https://essuir.sumdu.edu.ua/handle/123456789/92448 Видання Sumy State University Опис Запропонована стаття зосереджена на результатах, отриманих завдяки включенню концепції зарядової плазми (CP) у циліндричний нанодротяний польовий транзистор (NWFET) для менше 10 нм. Ворота оточені шаром оксиду, далі – шар каналу. Концепція зарядової плазми вводиться в канал, оточуючи оксидний шар навколо каналу, і інший робочий функціонує металевий шар навколо оксиду. Описано роботу таких параметрів пристрою, як електричний потенціал і характеристики передачі. Аналіз порогової напруги, струму витоку та співвідношення ION/IOFF проводився для каналів довжиною 35 і 10 нм. Технологія Sentaurus Computer Aided Design (TCAD) була використана для оцінки та аналізу цього пристрою для менш ніж 10 нм. Для обчислення тунелювання та рекомбінації, TCAD моделює модель мобільності Ломбарді, модель Шоклі-Ріда-Холла (SRH), модель градієнта щільності та моделі рекомбінації Оже. Цей пристрій генерує вдвічі більший вихідний струм за допомогою NWFET на основі CP порівняно зі звичайним NWFET. Паразитарний витік зменшено, а співвідношення ION/IOFF стабілізовано. Крім того, покращується масштабованість, а високе вертикальне поле переходу Шотткі знижує бічний зв’язок між силовими лініями витоку та стоку. У майбутньому це можна використовувати для реалізації таких пристроїв пам’яті, як інвертор, 6T SRAM, 8T SRAM. The proposed work focuses on the outcomes brought about by the inclusion of Charge Plasma (CP) concept in a cylindrical Nanowire Field Effect Transistor (NWFET) for sub 10 nm. The Gate is surrounded by an oxide layer, which is further surrounded by a channel layer. The concept of charge-plasma is introduced in the channel by surrounding an oxide layer around the channel, and a different work functions metal layer around the oxide. The performance of device parameters like the electric potential and transfer characteristics have been described. Analysis of Threshold Voltage, drain current and ION/IOFF ratio have been carried for 35 nm and 10 nm channel length. Sentaurus Technology Computer Aided Design (TCAD) has been used to evaluate and analyze this device for sub 10 nm. To calculate tunneling and recombination, the TCAD simulates the Lombardi mobility model, Shockley-Read-Hall (SRH), Density Gradient model, and Auger recombination models. This device generates twice times more output current by using the CP-based NWFET as compared to the conventional NWFET. The parasitic leakage has been reduced and the ION/IOFF ratio has been stabilized. Also, the scalability is enhanced, and the Schottky junction's high vertical field lowers the lateral coupling between the source and drain field lines. This can be used to implement in memory devices such as Inverter, 6T SRAM, 8T SRAM in future. Додано в НРАТ 2025-03-24 Закрити